SJ 50597.37-1995 半导体集成电路.JSCI45152型CMOS并行输入锁相环频率合成器详细规范
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ID： |
94A56DD46F6C4ABE841E78000054143F |
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文件大小(MB)： |
0.81 |
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24 |
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日期： |
2024-7-28 |
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SJ,中华人民共和国电子行业军用标准,FL 5962 SJ 50597/37-95,半导体集成电路,JSC145152型CMOS并行输入,锁相环频率合成器,详细规范,Semiconductor integrated circuits,Detail specification for type JSC145152 CMOS,parallel input phase-locked loop frequency synthesizer,1996-06-14 ^^ 1996-10-0I 实‘施,中华人民共和国电子工业部批准,目 次,1范围.. (1),2引用文件. (2),3要求.. (2),4 质量保证规定.. (14),5交货准侪. (21),6说明事项. (22),中华人民共和国电子行业军用标准,半导体集成电路,JSC145152型CMOS并行输入锁相环,频率合成器 $J5烟シ 37T5,详细规范,Semiconductor integrated circuits,Detail spec i Heat ion for type JSC145152 CMOS,parallel input phase - locked loop frequency synthesizer,1范围,1.I 主题内容,本规范规定了半导体集成电路JSC!45152型CMOS并行输入锁相环频率合成器（以ード简,称器件）的详细要求,1.2 适用范围,本规范适用于器件的研制、生产和采购,1.3 分类,本规范给北的器件按器件M号、器件等级和封装形式分类,1.3.I 器件编号,器件编号应按G.JB 597《微电路总规范》第3.6.2条的规定,1.3.1.I 器件型号,器件型号如下:,器件型号 : 器 件 名 称,JSC145152 并行输入锁相环频率合成器,1.3.1.2 器件等级,器件等级应为GJB 597第3.4条规定的8级和本规范规定的B1级,1.3.1.3 封装形式,封装形式应按GB/T 7092《半导体集成电路外形尺寸》的规定,封装形式如下:,类 型 外 形 代 号,"） B28L3,中华人民共和国电子工业部1996-06-14发布 !996-10-01实施,SJ 50597/37-95,1.4 绝对最大额定值,绝对最大额定值如下:,项 目符 号,数值,单 位,最 小最 大,电源电压ビ而10,5 10 V,输入电压% -0.5 Vg + ロ, 5 V,输入电流10 mA,功 耗厶— 500 mW,贮存温度ヤ,1則-65 150 じ,引线耐焊接温度（10s） Tn — 300 Z,结 温り— 150 じ,1.5推荐工作条件,推荐工作条件如下:,项 目符 号,规 范 值,单 位,最 小典 型最 大,电源电压小3 5 9 V,工作环境温度%. -55 25 125 V,2引用文件,GB 3431.1—82,GB 3431.2—86,GB 3834—83,GB 4590—84,GB/T 7092—93,GJB 548-88,GJB 597—88,GJB 1649—93,半导体集成电路文字符号电参数文字符号,半导体集成电路文字符号引出端功能符号,半导体集成电路CMOS电路测试方法的基本原理,半导体集成电路机械和气候试验方法,半导体集成电路外形尺寸,微电子器件试验方法和程序,微电路总规范,电子产品防静电放电控制大纲,3要求,3.I 详细要求,各项要求应按GJB 597和本规范的规定,本规范规定的B1级器件仅在产品保证规定的筛选、鉴定和质量一致性检验的某些项目和,要求方面不同于B级,3.2 设计、结构和外形尺寸,设计、结构和外形尺寸应按GJB 597和本规范的规定,3.2.I 功能框图和引出端排列,功能框图见图1,引弓端排列见图2（俯视图）.,—2 —,SJ 50597/37-95,一LD,RAo,RAi,RA;,屋ズ 8位ROM,基韭译得器,锁定,指示,DK2 - LX4,图1功能框图,1 ユほ+N讦数器 —,MC,PD支,引出端排列,8,?,6,5,4,3,2,1,0,9,8,7,6,5,2,2,2,2,2,2,2,2,2,3,1,1,1,1,0,1,2,3,4,〇〇,タ ,1,1,TJ,H,vss,VDD,RAO,RAi,RA;,叫叫,MCM,M,OI1,品加,3,SJ 50597/37-95,引出端功能符号,引出端序号功 能符 号,1 信号输入叫,2 负电源Kss,3 正电源V ロD,4~6 参考译码器地址R A0 .R A2,"8 鉴相输出PDqi ~ PDm,9 双模控制信号输出MC,10 A计数器输入%,11-20 N计数器输入DV0.丿爲,21-25 A计数器输入Dai宀取,26 振荡器输出OSQ),27 振荡器输入OSC1,28 锁相状态检测LD,图2引出端排列和功能符号,3.2.2 功能测试,该电路的动态功能测试主要是采用功能级的故障模拟法产生测试图形（共1909条）控制,OSC1、1№、1天、Pa端的输入状态,在计算机控制的LSI测试系统上运行测试图形,实时比較器,件的PDoi,PDgJD输出端的逻辑状态与输入端的逻辑关系正确与否,用于功能和电特性测试的矢駐表属于本规范的组成部分,应提交鉴定机构存档备査,3.2.3 电路图,制造厂在鉴定前应將电路图提交给鉴定机构存档备査,3.2.4 封装形式,封装形式应符合本规范L3.1.3条的规定,3.3 引线材料和涂覆,引线材料和涂覆应按GJB 597第3,5.6条的规定,3.4 电特性,电特性应符合本规范表1的规定,表1电特性,特性符号,条,若无其他,规……
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